verilog语法高亮不生效需安装veriloghighlighter插件，确保右下角显示systemverilog；代码片段需输入缩写后按tab触发；.sv文件默认关联需手动设置；路径含空格或中文时build system中"$file"必须加引号。
Verilog语法高亮不生效？检查Package Control是否装了正确的插件
Sublime默认不支持Verilog，必须手动安装语法定义包。最常用且持续维护的是 VerilogHighlighter（注意拼写，不是 Verilog Highlighter 或 Verilog Syntax），它同时支持 verilog 和 systemverilog 后缀文件。
常见错误现象：module、always_ff 等关键字没颜色，文件右下角显示 “Plain Text” 而非 “Verilog” 或 “SystemVerilog”。
实操建议：
- 按
Ctrl+Shift+P（Windows/Linux）或Cmd+Shift+P（macOS）打开命令面板，输入Package Control: Install Package回车 - 搜索并安装
VerilogHighlighter（名字必须完全一致，大小写敏感） - 重启 Sublime，新建
test.sv文件，手动在右下角点击 “Plain Text” → 选择 “SystemVerilog”；或通过Ctrl+Shift+P输入Set Syntax: SystemVerilog - 如果仍不生效，检查
Preferences → Settings – User中是否误加了覆盖语法的规则（比如强制所有.sv用 Plain Text）
自动补全和代码片段失效？确认触发方式和作用域范围
VerilogHighlighter 自带基础代码片段（如 mod 展开为 module 模板），但不会自动弹出函数级补全——Sublime 原生不带语义分析，纯靠 snippet 触发。
使用场景：写 alw 想展开成 always_comb begin ... end，或 mod 生成模块框架。
实操建议：
- 补全是“按
Tab触发”，不是实时弹窗；输入缩写后必须按Tab才展开 - 片段只在当前语法作用域生效：确保右下角状态栏显示 “SystemVerilog”（不是 Verilog 或 VHDL）
- 想扩展补全内容，可复制
VerilogHighlighter的snippets/目录到Packages/User/下自行修改，注意scope字段必须是source.systemverilog - 不要指望它补全用户定义的 interface 或 package 内容——那需要 LSP 插件（如
subl-lsp+verilator或slangserver），属于进阶配置
如何让 .sv 文件默认用 SystemVerilog 语法打开？改文件关联而非插件设置
插件本身不控制文件后缀绑定，这是 Sublime 的核心文件类型映射机制。装完 VerilogHighlighter 后，.sv 默认仍是 Plain Text，必须手动注册关联。
参数差异：.v 通常被识别为 Verilog，.sv 则完全无默认绑定，容易漏配。
实操建议：
- 菜单栏
View → Syntax → Open all with current extension as… → SystemVerilog - 或者更彻底：在
Packages/User/下新建SystemVerilog.sublime-settings，内容为：{ "extensions": ["sv", "svh", "svp"] } - 避免在
Preferences → Settings里全局改default_extension，那会影响其他语言 - 验证方式：关闭所有文件，新建
top.sv，看右下角是否直接显示 “SystemVerilog”
中文路径或含空格项目报错？VerilogHighlighter 不处理路径，但外部工具会卡住
VerilogHighlighter 本身纯前端，不调外部命令，所以语法高亮和片段不受路径影响。但如果你后续加了 lint、仿真或波形查看集成（比如调用 iverilog 或 vcs），路径问题就会暴露。
性能 / 兼容性影响：Windows 下 CMD 对长路径/空格支持差，Sublime 的 build_system 若没用引号包裹 $file，会直接报 File not found 类错误。
实操建议：
- Build System 示例（存为
Packages/User/Verilog.sublime-build）：{ "cmd": ["iverilog", "-o", "${file_base_name}.vvp", "$file"], "file_regex": "^(..[^:]*):([0-9]+):?([0-9]+)?:? (.*)$", "working_dir": "$file_path", "selector": "source.verilog, source.systemverilog" } - 关键点：
"$file"必须加双引号，否则含空格路径会被截断 - Linux/macOS 用户也要注意：如果项目路径含中文，确保终端 locale 是
en_US.UTF-8，否则iverilog可能静默失败
$file，或者 syntax scope 写成了 source.verilog 却在 .sv 文件里调试半天。 
