std::atomic的原子性由编译器生成特定cpu指令（如x86的lock、arm的ldxr/stxr）与硬件共同实现，cas是核心原语；compare_exchange_weak允许伪失败，compare_exchange_strong无伪失败；内存序控制可见性而非原子性。
std::atomic 的原子性不是靠 C++ 语言本身“保证”的，而是通过编译器生成特定的底层指令（如 x86 的 lock 前缀指令、ARM 的 ldxr/stxr 等）+ CPU 硬件支持共同实现的。CAS（Compare-And-Swap）是其中最核心的原语，它的原子性直接由 CPU 提供。
CPU 级别的原子操作支持
现代 CPU 在硬件层面提供了对单条内存访问指令的原子保障，但仅限于满足对齐、大小等条件的简单读写（如 4 字节对齐的 int）。而像“读-改-写”这类复合操作（例如 i++），天然不是原子的——中间可能被中断或并发修改。为此，CPU 提供了专门的原子指令：
- x86/x64：使用
lock cmpxchg指令实现 CAS；lock前缀会锁定总线或缓存行（取决于架构和操作数大小），阻止其他核心/线程在同一时间修改同一缓存行。 - ARM64：使用
ldxr（load-exclusive） +stxr（store-exclusive）配对。CPU 会标记某地址为“独占监视”，后续stxr成功当且仅当该地址未被其他核心修改过——失败则需重试。 - RISC-V：类似 ARM，用
lr.w/sc.w（load-reserved / store-conditional）机制。
std::atomic::compare_exchange_weak/strong 的底层行为
这两个函数最终映射到上述 CPU 指令。区别在于：
-
compare_exchange_weak允许“伪失败”（spurious failure）：即使预期值匹配，也可能因底层机制（如 ARM 的独占监视被意外清除）返回 false。适合循环重试场景，性能略高。 -
compare_exchange_strong保证：只要预期值匹配，就一定成功（无伪失败）。但某些平台（如早期 ARM）需额外检查+重试模拟，开销稍大。
典型用法是循环尝试：
立即学习“C++免费学习笔记（深入）”；
int expected = val.load();while (!val.compare_exchange_weak(expected, desired)) {
// expected 已被更新为当前实际值
}
内存序（memory order）不是原子性，但影响可见性
原子性只解决“执行不中断”，不解决“结果何时对其他线程可见”。std::memory_order 控制编译器重排和 CPU 指令重排，以及缓存同步时机：
-
memory_order_relaxed：只保证该操作自身原子，不约束前后内存访问顺序，也不触发 cache coherency 同步（最快，适合计数器等无需同步语义的场景）。 -
memory_order_acquire（读）/memory_order_release（写）：构成“获取-释放”同步，保证本线程中该操作前后的内存访问不会跨过它重排，并在多核间建立 happens-before 关系。 -
memory_order_seq_cst（默认）：最强语义，所有线程看到的操作顺序一致，相当于全局顺序锁，性能开销最大。
编译器与运行时的协作
std::atomic 对象在编译期会被标记为不可分割访问（禁止拆解为多个 mov 指令），并根据模板参数类型选择对应宽度的原子指令（如 atomic<int></int> → 32 位指令）。对于不支持原生原子操作的类型（如过大结构体），std::atomic 会退化为内部加锁（如 mutex），此时原子性由互斥量保证，而非硬件指令——但这已不属于“无锁原子操作”范畴。
