结构体/类应紧凑布局以提升缓存效率：按成员大小降序声明、避免单字节变量插入导致填充、可强制紧凑对齐但需权衡性能、建议填满64字节cache line；二维数组宜用行主序或一维模拟并顺序访问。
CPU缓存以 cache line（通常64字节）为单位加载数据。如果结构体成员分散、存在大量空洞，一次加载可能带入大量无用字节，浪费带宽且挤占有效缓存空间。
建议：
• 成员按**从大到小**排序声明（如先 double、int，后 bool、char）；
• 避免在结构体中间插入单字节变量（如 bool flag; 紧跟 int data; 会导致 padding）；
• 用 alignas(1) 或编译器指令（如 #pragma pack(1)）强制紧凑布局——但需权衡对齐访问性能；
• 用 static_assert(sizeof(MyStruct) % 64 == 0) 检查是否恰好填满 cache line（适合高频访问的数组元素）。
遍历二维数组时，行主序（C/C++默认）下按行访问是 cache-friendly 的；列主序访问则频繁跨 cache line，命中率骤降。
建议：
• 多维数组优先用一维模拟（如 data[y * width + x]），并确保循环内访存步长为1；
• 避免指针数组（vector
• 对容器做批量操作时，用迭代器顺序遍历，而非随机索引（如 for (auto& x : vec) 胜过 for (int i = 0; i
多个线程写不同变量，但这些变量落在同一 cache line 上，会导致该 line 在核间反复无效化，严重拖慢并发性能。
建议：
• 高频写入的线程局部变量之间留足 padding（如 alignas(64) std::atomic
• 使用 std::hardware_destructive_interference_size（C++17）对齐关键变量；
• 避免将无关的原子计数器、标志位、统计量打包进同一结构体头部；
• 多线程处理数组时，按 cache line 切分任务（如每线程处理 64 字节对齐的块），而非简单按元素均分。
现代 CPU 支持硬件预取，但对不规则或长步长访存失效。手动提示可提升确定性场景的命中率。
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建议：
• 对已知顺序访问的大数组，在循环中用 __builtin_prefetch(&a[i+4])（GCC/Clang）提前加载后续数据；
• 避免“时间局部性差”的设计：比如反复切换处理不相关的对象集合；
• 把热数据（如循环中频繁读写的变量）尽量放在栈上或小对象内，避免跨页或跨 cache line 分布；
• 用 perf record -e cache-misses,cache-references ./a.out 分析实际 miss rate，定位瓶颈热点。
基本上就这些。Cache-friendly 不是玄学，而是对内存访问节奏和布局的有意识控制——不复杂但容易忽略。
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